싱글 타임드 루프에 아무 출력 터널을 사용할때, 모든 터널들은 컴파일시 등록 되어집니다. 그결과, 레지스터의 숫자는 두배가 되고 사용된 FPGA의 더 큰 부분으로 부터 결과는 예상되어 집니다. 그림 1은 쉬프트 레지스터와 그것으로 부터 출력얻도록 사용되는 FPGA VI를 보여주고 아래에 그림 2는 같은 기능의 루프의 종료시 출력을 얻도록 피드백 노드를 사용한 FPGA VI를 보여줍니다.